LAPORAN AKHIR 3

[KEMBALI KE MENU SEBELUMNYA]

DAFTAR ISI

1. Jurnal

2. Alat dan Bahan

3. Rangkaian Simulasi

4. Prinsip Kerja Rangkaian

5. Video Rangkaian  

6. Analisa  

7. Link Download  

1. Jurnal[Kembali]

2. Alat dan Bahan[Kembali]

1. Proteus Versi 8.13

2. IC 74LS112

1. 
   

3. Power Supply

4. Ground

5. Logic Probe

6. SW-PSDT

3. Rangkaian Simulasi[Kembali]

 

Gambar Percobaan 3a

Gambar Percobaan 3b

4. Prinsip Kerja Rangkaian[Kembali]

• Prinsip kerja dari percobaan 3a, dimana menggunakan 2 IC counter yaitu 74192 dan 74193 yang terhubung dengan 8 switch tipe SPDT (Single pole double throw) yang terhubung pula dengan sumber daya dan gorund. Yang terhubung sumber akan dianggap logika satu (indikator logic berwarna merah), sementara yang terhubung dengan ground akan berlogika nol (indikator logic berwarna biru). 

5. Video Rangkaian[Kembali]

6. Analisa[Kembali]

1. Analisa pengaruh pemberian input secara custom di percobaan 3b

Jawab:

        Pada percobaan 3b, merupakan rangkaian counter binary synchronous yang mana digunakan 2 IC counter yaitu 74193 dan 74192 dimana outputnya menampilkan deret 4 bit. Dengan inputan B switch yang mana switch ke-1 dan ke-2 akan menambah clock C dengan gerbang logika OR yang dimana jalan terhubung dengan inputan Up atau Dn yang dimana menentukan tipe counter yang digunakan. Pada percobaan praktikum dilakukan dengan urutan yang mana untuk switch S4-S7 menjadi inputan data yang mempengaruhi output dari IC counter. Jika S4-S7 diberi output logika 1, maka kondisi 1 (S0 = S2 : don't care. S2: 0 dan S3: don't care) menghasilkan output full berlogika 0. Sementara percobaan ke-5 dengan S0 = S2, 0 dan S1 = S3:1 akan membentuk counter down (1111 ---> 0000) pada IC 74193 dan (1001 ---> 0000) pada IC 74192 yang dimana hanya berada pada decimal 9.

2. Pada percobaan 3a, analisa cara mengubah counter ke dalam tipe up atau down.

Jawab:
Pada percobaan 3a, untuk mengubah counter up dilakukan perubahan switch pada S1 menjadi clock sehingga akan terbentuk counter tipe up karena S1 terhubung dengan inputan up pada kedua IC (74193 dan 74192). Sementara untuk menciptakan counter down, S2 diberi clock sehingga akan terhubung pada kaki inputan Dn (Down) pada kedua IC sehingga terbentuk counter down yang mana perhitungan dilakukan dari bit tertinggi ke terendah.

7. Download File[Kembali]

• Download HTML [klik]

• Download Rangkaian 3a [klik]

• Download Rangkaian 3b [klik]

• Download Video Rangkaian 3b [klik]

• Download Video Rangkaian 3a [klik]

• Download Datasheet 74193 [klik]

• Download Datasheet 74192 [klik]