LAPORAN AKHIR 1

[KEMBALI KE MENU SEBELUMNYA]

DAFTAR ISI

1. Jurnal

2. Alat dan Bahan

3. Rangkaian Simulasi

4. Prinsip Kerja Rangkaian

5. Video Rangkaian  

6. Analisa  

7. Link Download  

1. Jurnal[Kembali]

2. Alat dan Bahan[Kembali]

Gambar 1.1 Module D'Lorenzo 

                

                1. Panel DL 2203C. 

                2. Panel DL 2203D. 

                3. Panel DL 2203S. 

                4. Jumper.

3. Rangkaian Simulasi[Kembali]

Gambar Rangkaian Sebelum Dijalankan

Gambar Rangkaian Sebelum Dijalankan

4. Prinsip Kerja Rangkaian[Kembali]

5. Video Rangkaian[Kembali]

6. Analisa[Kembali]

1. Analisa apa yang terjadi pada rangkaian percobaan 1 ketika input SR nya dihubungkan ke ground ketika SR aktif low ?

Jawab:

        Pada rangkaian percobaan 1, dengan komponen flip-flop JK 74LS112 yang dipasang secara serial dengan inputan clock dan JK inputannya disatukan sehingga membentuk kondisi. T-Flip-Fliop. Untuk inputan SR yang tipe aktif low jika diberi inputan yang terhubung dengan ground (logika 0). Maka menghasilkan ouput pada Q dari tiap flip-flop adalah logika 1. Hal ini dikarenakan jika SR aktif low yang mana akan aktif ketika diberi inputan 0 sehingga output akan bergantung pada inputan JK atau T (akibat input JK yang digabung). Hal ini berlaku karena inputan JK berlogika 1 (terhubung dengan sumber/power), apabila kita hubungkan JK dengan ground yang mana membentuk logika 0. Maka output pada logic probe akan berlogika 0 pula.

        Pada rangkaian perocbaan 1 yang merupakan rangkaian counter asynchronus yang memanfaatkan IC Flip-flop JK tipe 74LS112 yang dimana proses counting dimulai dengan inputan awal clock lalu 3 IC flip-flop selanjutnya akan mendapatkan clock hasil output dari flip flop sebelumnya. Maka terciptalah counter up yang melakukan perhitungan dari desimal terendah ( angka 0) ke tertinggi (16) atau pada biner bermula dari bit 0000 hingga bit 1111. Pada rangkaian ini juga dapat dianalisa melalui timing diagram yang ada pada jurnal dimana tiap output flip-flop akan bergantung pada clock IC flip-flop sebelumnya. Hal ini dapat terjadi jika SR diberi input logika 1 pada aktof low dan JK inputan logika 1 sehingga nilai akan bergantung pada clock yang diberikan.

2. Apa yang terjadi jika output Q bar masing-masing  flip flop dihubungkan ke input clock flip flop selanjutnya ?

Jawab: 

Pada percobaan 1, yang merupakan rangkaian counter asynchronous dengan tipe counter up, pada awalnya dicirikan pada inputan clock pada IC flip-flop selanjutnya (2, 3, dst.) berawal dari nilai output Q̅ dan IC flip-flop sebelumnya. Namun apabila output yang dicounter beranjak clock pada flip-flop selanjutnya adalah Q̅ bar (Q̅) yang merupakan complement dari Q, sehingga jika pada Q̅ berlogika 1, Q̅ akan berlogika 0 dan sebaliknya. Sehingga pada rangkaian membentuk rangkaian counter down yang berarti perhitungan dimulai dari nilai tertinggi yang ditampilkan n-bit (pada praktikum digunakan 4 bit) sehingga pada rangkaian atau dicatakan dimulai dari bttt 1111 (desimal 15) hingga btt 0000 (desimal 0).

7. Download File[Kembali]

• Download HTML [klik]
• Download Rangkaian [klik]
• Download Video Rangkaian[klik]
• Download Datasheet 74LS112[klik]